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中北大学学位论文23 两路串行LVDS数据通道的接口转换和存储电路

发布时间:2019-07-07 16:36 来源:未知 编辑:admin

  中北大学学位论文23 两路串行LVDS数据通道的接口转换和存储电路两路串行LVDS通道接收数据通过LVDS接口实现接收信号的串并转化 通过隔离后在存储模块FPGA逻辑控制中判断控制信号 只将有效数据存储通过缓存记录至存储模块。两路串行数据根据高2位控制信号不同 存储到的数据量各不相同 但是两路传输数

  中北大学学位论文23 两路串行LVDS数据通道的接口转换和存储电路两路串行LVDS通道接收数据通过LVDS接口实现接收信号的串并转化 通过隔离后在存储模块FPGA逻辑控制中判断控制信号 只将有效数据存储通过缓存记录至存储模块。两路串行数据根据高2位控制信号不同 存储到的数据量各不相同 但是两路传输数据流在硬件电路设计方面确实相同的 串行数据首先经LVDS接口 将输入的串行LVDS信号转换成10位数据信号 然后通过将转换后并行TTL数据中控制部分判断 将有效数据后逐字逐项存储于FLASH中。 串行LVDS接口通道中北大学学位论文 24 两路串行LVDS数据通道的接口转换电路串行LVDS数据通道接口转换模块将接收的10位串行LVDS数字信号转换为CMOS信号经数字隔离后 在FPGA的控制判断下完成对有效数据的存储。串行LVDS通信接口板同样由LVDS接口转换模块和数字隔离模块组成。通过对任务要求分析的基础上 选择LVDS 信号的解串芯片对串行LVDS信号进行接收和存储。由于被测设备的LVDS发送模块选用的是10位总线a 故接收端设计采用类型匹配的SN65LV1224b接收芯片作为串行数据输入接口 完成对两路数据的接收 27 28 。隔离芯片选择ADI公司的ADUM3400实现接收数据与后端系统处理存储的隔离。 在串行LVDS数据传输过程中 串行数据是在数据发送控制系统的发送端通过串行器SN65LV1023将多路并行TTL或CMOS低速数据转换为具有内嵌时钟的高速串行差分数据流 在数据存储系统的接收端通过与发送端串行器配套的解串器SN65LV1224接收串行数据流并将其转换为并行数据。对应于数据发送载体控制系统的信号源采用了串行数字电缆驱动器CLC001 所以在接收端采用相配套的均衡器CLC014 来补偿远距离信号传输的损耗。 SN65LV1224 芯片和SN65LV1023是TI公司推出的10位总线型 LVDS串化、解串芯片组 具有点对点传输、时分多路复用的特点 该组芯片作为集成了LVDS技术的时钟位嵌入式SerDes器件 在驱动器部分将传输总线的并行数据和时钟转换为一路嵌入时钟信号的串行数据流 其嵌入方法是对应于每一串化周期放置一时钟位标志串化数据流中每个字的起始位。在接收端通过对接收数据流的嵌入时钟查找 其寻找接收数据流的周期性上升沿来自动锁定数据 29 30 基于LVDS高速、超低功耗、低噪声、低成本的特性SN65LV1224芯片实现将SN65LV1023A并串转换的10bit数据按照一路串行数据到10bit的并行数据的转换 可实现系统时钟频率在30MHz 66MHz 时连续LVDS数据传输速率达300Mbps 660Mbps 66MHz系统时钟时功耗小于450mW 具有快速同步模式 并可利用内部锁相环可从接收数据中重建并行时钟。SN65LV1224和SN65LV1023A芯片的管脚分布和管脚介绍说明如下图3 2所示。中北大学学位论文 25 SN65LV1224和SN65LV1023芯片组管脚分布图 SN65LV1023芯片管脚介绍中北大学学位论文 26 SN65LV1224芯片管脚介绍SN65LV1224芯片的工作模式包括 初始化模式、数据传输、再同步、掉电模式以及高阻模式 31 初始化当检测到系统上电 芯片输出引脚置为高阻态 当供电电压达2 45V时由锁相环跟踪并锁定本地时钟 随机同步 。或者由 SN65LV1023连续发生同步信号 SN65LV1224内锁相环锁定内嵌时钟后将LOCK置低初始化完成 实现内部锁相环和本地时钟的同步 快速同步 数据传输SN65LV1023通过TCLK时钟将接收的10位并行数据输入锁存 继而判断TCLK 选通数据的上升或下降沿后对锁存数据添加起始“1”和终止“0”作为嵌入时钟位 然后将数据以串行方式发生 SN65LV1224将串行数据接收 并将其转换为并行数据存入输出锁存器中 利用接收数据添加的内嵌时钟当中重建并行数据输出时钟RCLK 以此时钟来选通输出数据。 再同步当两芯片失去同步时 LOCK 所以输出为高阻态此时就需要重新进行同步。 中北大学学位论文 27 掉电模式当没有数据传输时 REN为低电平即进入掉电模式锁相环将停止 输出端口为三态 禁止输出负载电流 工作电流也将降为几个毫安。当有数据传输时 PWRDN置高 此时芯片必须重新初始化和同步。 DEN或REN低电平时 芯片输出引脚被置为高阻态。只有LOCK 活跃以来反映锁相环的状态。 一般LVDS串行数据高速传输无法满足长距离的要求 其发送 接收接口对电缆驱动能力有限。在设计中 常常使用电缆驱动器和自适应电缆均衡器对发送数据驱动 并均衡恢复远距离传输中衰减的信号。在本设计中采用了CLC014均衡器对传输速率在50Mbps到650Mbps内的衰减数据进行均衡 32 LVDS串行数据传输硬件电路图如下图37所示。 图像数据LVDS接口差分输入接口电路 上图电路中 651224SNLV芯片的RI 和RI 为串行差分数据信号的输入端 由FPGA向芯片REFCLK参考时钟关管脚提供12MHz信号 使其既满足了数据传输要求而且与发送时钟保持相同 RCLK为由651224SNLV根据REFCLK时钟向FPGA发送的时钟信号 以驱动 90 ROUT 信号并向FPGA传送接收到的数据 RCLK 为重建时钟触发沿选择引脚将其通过上拉电阻接 3V高电平选择时钟上升沿选通ROUT输出 R0UT0 R0UT9为转换并行数据的输出端 10位并行数据通过一组电阻与FPGA对应引脚相连 把接收转换数据传入FPGA进行处理及缓存。由于接收的是连续实时传输的信号 故需要禁止掉电和高阻态模式 将PWRDN和REN通过上拉电阻接3 3V高电平。 中北大学学位论文 28 串行LVDS通道的存储电路2路相互独立的串行LVDS通道接收完全相同的10位串行的LVDS数字信号 传输速率最大为144Mbps 每通道接收数据量要求达不大于8GB。由于两通道接收到的有效数据各不相同 需要由控制判断模块进行接收数据的解码 从而识别各种有效数据 然后将各类有效数据存储到不同模块。对于第一种类型数据通道数据比较简单 只需要将判断的有效数据存到存储单元即可 鉴于第一种类型通道数据包括图像数据和测高数据 所以在存储的时候需要分配到不同区域 以便回传后有效鉴别。 从硬件电路设计而言 两通道可以使用相同的电路模式 只是在控制部分有所区别。串行数据存储模块电路由FPGA逻辑控制电路和Flash闪存电路组成。FPGA逻辑控制器主要实现对Flash存储控制 为前端接口转换提高时钟、控制信号 数据流FIFO缓存以及与基板总体控制的通信等功能 33 根据FLASH每页的存储容量为4KB 写满一页所需加载时间为102 最大编程时间为700μs当采用两片FLASH进行流水线方式操作存储时 总存储速率为16KB 102 700μs19 47MB 设计选用2片K9WBG08U1M型Flash闪存芯片流水线操作可满足记录要求的传输率和容量要求。 此通道的存储电路采用FPGA控制2片NAND Flash芯片组成流水线的操作方式 以满足要求的存储速率和容量。其中FPGA控制器选用来自XILINX公司的34000XCS芯片作为存储板控制器 存储芯片选用SAMSUNG公司的K9WBG08U1M存储芯片 利用2片Flash存储芯片流水线操作的方式 满足此通道的存储要求。 模拟量测试数据记录通道的采集电路和存储电路当记录设备启动准备就绪后 模拟量测试通道采集模块接收到存储板发送的控制信号后 对各通道数据开始采集记录。采集6路不同输入电压范围的模拟量测试信号。经过前端信号调理电路对采集到的不同范围信号进行分压滤波处理后将数据输送到6通道并行输入A D转换器进行模数转换 转换后的数字信号在FPGA的控制下保存进存储模块中。 中北大学学位论文 29 模数转换芯片根据需求信息我们选用16位的A D芯片8365ADS FPGA逻辑控制芯片采用34000XCS 用来实现采集电路的时序控制、逻辑控制、数据缓存工作等 数据存储芯片采用闪存K9WBG08U1M 其可以实现系统掉电数据不丢失、数据存储量大的优点。 1模拟量测试数据记录采集电路模拟量测试数据采集电路主要完成对6路采样速率为10KHz的模拟量测试数据采集 设计电路将其转换为数字信号后传输到存储模块。6路模拟量数据通过存储模块的逻辑控制对AD转换器提供控制信号 对各路信号进行等时间断循环选通采样 实现对多路模拟量信号进行采集。模拟量采集之前首先要对6路电压模拟量进行隔离 通过前端信号调理设计电路对信号进行处理之后 将6路信号送入AD转化器实现模拟量信号转换采集。设计将模拟信号隔离电路、信号调理电路、AD采集电路组成一个完整的采集模块 34 模拟量测试数据的前端信号调理电路模拟量采集的前端调理电路主要实现对6路模拟量测试信号进行隔离滤波跟随等功能 6路采集模拟信号的电压范围有三种情况 5v各有两路。在选择AD转换器时可以将选择范围设定在模拟输入范围为0到电源电压5v 所以需要设计电路使输入信号的测量结果在输出范围内占到量程的2 5v模拟信号而言调理电路需要实现放大 滤波和隔离的功能。对于另外四路0 3v和1 5v模拟信号不需要对输入信号进行放大直接进行隔离滤波就可。 根据采样信号类型范围 为适应AD动态输入范围自适应采集功能 需要通过前端调理电路将所接收模拟信号调理至合适的范围内。对于输入范围为0 D转换芯片的最大输入范围为05V 为试验结果更好观察 所以将信号在输入前端端进行小幅度的放大、滤波等调理后才可以传入AD转换。将放大器连接成为简单电压跟随器 以起到缓冲隔离的作用。由于采用的为低频输入信号 为去除外界噪声干扰 必须设计滤波电路以削弱干扰噪声。其信号调理电路如图3 9所示 在信号输入端串联电阻R1以防止输入端电流过大而影响电路 并联高频滤波电容C1以保持信号 35 中北大学学位论文30 信号放大调理电路对于模拟量输入范围在0 3v 5v以内信号采样的前端调理电路部分不需要对输入信号进行放大只需经隔离滤波调理电路 送人AD转换器。考虑到模拟信号的采样时会对整体设计系统产生干扰 一定的隔离设计是必要的 所以可以在采集前端进行信号调理设计 通过运算放大器构成的电压跟随其来实现信号隔离。在接收信号输入端首先设计低通滤波以抑制噪声和干扰。但是由于低通滤波电路带负载能力比较差 所以在具体设计时在滤波电路后端连接一电压跟随器 实现就算输入阻抗较高 也可以在后级电路呈现低阻抗特性 有效增加电路驱动负载能力。其信号滤波调理电路如图3 10所示。 10信号滤波调理电路 模拟量测试数据采集电路设计模数转换电路设计的核心是对模数转换器的选择及设计 实现将输入模拟电压 电流转换为数字量信号 通过计算机识别以完成信号的存储、显示、分析与处理。 AD转换要以不丢失模拟信号的信息为原则 对于转换的分辨率、误差、噪声和采样频率等都是影响转换的因素。A 转换电路直接决定着系统的采集精度采用高分辨率的 转换器可以降低运算过程中引入的误差。在众多种类的AD转换器中 选用了TI 公司高速、低功耗的16位8365ADS作为AD转换器。其可实现6通道输入可以同时采样保持。该器件含有6个采样保持器 可分为三组 分别为 A0 A1 B0B1 C0C1 每组分别由采样保持信号 HOLDA HOLDB HOLDC控制。若6个采样保持器连接一起 则可以同步采样6中北大学学位论文 31 个通道的模拟输入 保存6个通道的相位信息 36 38 。时钟信号CLK由FPGA提供 最高频率为5MHz 对应采样频率是250kH 转换时间为32us。 8365ADS转换过程为 每两个通道由一个启动保持信号控制 在片选信号CS低电平有效时 启动保持信号HOLDX需要保持至少20ns低电平 即可启动各组的AD转换 进入采样保样保持、转化阶段 当同时实现6个通道的同步采样和转换时 所需采样时间为3 2us。AD转换完成后转换结果被存入输出寄存器 引脚EOC的输出将保持半个时钟周期的低电平 以提示FPGA读取转换数据。FPGA等待EOC信号有效后 通过设置RD和CS为低电平 将数据从并行接口中以直接地址模式、循环模式或FIFO 模式读回 由地址 模式选择引脚0A、1A、2A决定。其转换时序图如图3 11所示。 11ADS8365时序图 8365ADS输入端采用单端输入模式。将8365ADS的片选信号CS和启动控制信号HOLDX分别与FPGA的IO口连接 实现对6通道采集的同时控制 EOC信号与FPGA的IO口相连以通知FPGA读取8365ADS中的数据 读取模式选择信号0A、1A、2A分别与FPGA连接 通过对0A、1A、2A设置实现不同的读取方式。ADS8365无内部参考时钟 其时钟源由FPGA提供 通过外中北大学学位论文 32 部晶振同FPGA分频而得。将FPGA与8365ADS芯片对应引脚标号相连 根据控制信号完成数据的模数转换 最后将转换数字信号通过8365ADS输出管脚传给FPGA 38 。模拟量数据转换电路图如下图3 12所示。 12ADS8365模拟数据电路图 模拟量测试数据存储电路模拟量数据存储模块主要完成对模拟量采集数据进行实时存储。通过在存储部分FPGA控制AD进行数据转换 将数据传输到存储芯片中。模拟量采样速率10kHz 采用精度12位 机载设备连续工作2个小时共需要计数72000次。要求模拟量测试数据的存储容量为不小于0 5GB 且采样速度也不快。此通道的存储电路模块包括FPGA控制单元和FLASH存储两部分。FPGA为此模块的控制核心 用于接收AD采样数据 FIFO缓存以及对Flash的读写、擦除、坏块检测等逻辑控制。模拟量采集通道需要存储的最大数据量不超过为1GB 而单片Flash芯片的容量可达到4GB 存储速度可达5 完全满足需要所以可以采用单片Flash存储芯片完成模拟量数据的记录。

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